Low dimensional Nanostructure-based Thermal Conductivity Analysis and Thermoelectric Device Fabrication

Abstract

Globally, the problem of energy shortage and global warming due to fossil energy depletion is seriously emerging. There is an increasing demand for the development of eco-friendly energy harvesting technologies that solves the rapidly growing energy problem and does not generate environmental pollution. Past decades, interest in thermoelectric technology that improves fuel efficiency by recovering waste heat and producing electrical energy is on the rise. Bi- and Te-based thermoelectric materials, which have high thermoelectric conversion efficiency, are rare metal materials and difficult to mass-produce due to the manufacturing method, and thus have many restrictions on commercialization. On the other hand, silicon, a low-cost, eco-friendly material, has the advantage of being capable of forming a uniform nanostructure by being compatible with CMOS semiconductor processes. Although bulk silicon has high thermal conductivity and is not highly valuable as a thermoelectric material, silicon can be a powerful candidate to replace the existing thermoelectric material by efficiently controlling the quasi-particles such as phonon that transfer heat through the formation of low-dimensional nanostructures. In this thesis, we analyze the lattice thermal conductivity of vertical silicon nanowires, and suggest ways to overcome the limitations imposed on materials and experimental demonstration. The thermoelectric characteristics of silicon nanowires are investigated in terms of thermal conductivity, electrical conductivity, and Seebeck coefficient. In particular, the thermal transport properties of silicon nanowires are analyzed in terms of geometric properties such as cross-sectional dimension and surface roughness, and a nano-structure control method is proposed to suppress the thermal conductivity below the limits imposed on the material. In addition, the selective transport characteristics of phonon and electron by hetero-junction of silicon nanowires are investigated, and verified by comparing and evaluating the power generation performance of the thermoelectric devices with reported values. First, the cross-sectional dimensions, surface conditions of silicon nanowires and doping concentration are controlled based on the top-down semiconductor process, and the dependent phonon scattering is investigated. The thermal conductivity of nanowires is significantly suppressed with increasing surface roughness, decreasing diameter, and increasing doping concentration. The boron- and phosphorus-doped silicon nanowires with diameter of 200 nm and surface roughness of 6.88 nm show the lowest thermal conductivity of 10.1 and 14.8 W∙m-1∙K-1, respectively, which are 3.4 and 2.4 fold lower than the thermal conductivity of intrinsic type nanowire with smooth surface and 14.8 and 10.1 fold lower than that of bulk silicon. The thermal conductivity is also measured in the temperature range of 300-500 K at 10 K intervals to investigate the effect of Umklapp scattering on thermal transport in nanowires. Thermoelectric modules applying these phonon engineering are manufactured and exhibit the best performance in silicon nanowire based thermoelectric modules with an open-circuit voltage of 216.8 mV·cm-2 and a maximum of 3.74 μW·cm-2 at a temperature difference across the chip of 3.9 K. Second, the reduction of thermal conductivity and phonon mean-free-path below the Casimir limit originated by phonon backscattering in silicon nanowires with scallop shaped surface modulation is investigated. The scallop surface modulation with a period of 55 to 110 nm on nanowires is formed using deep-reactive-ion-etching. The measured thermal conductivity was 15.13 W·m-1·K-1, 60% lower than the Casimir limit, and 34% lower than that of nanowires by metal-assisted-chemical-etching with similar diameter. Radiation analogy of ballistic phonons is adopted to investigate this drastic reduction stems from the phonon backscattering at the scallop surface. A fundamental nanostructure control approach to transforming a crystalline material into a phonon glass is suggested. Finally, cobalt silicide/silicon hetero-structured nanowires are fabricated using self-aligned silicide process. The phonon and charge transport characteristics of heterojunctions according to silicide layer formation on both ends of the silicon nanowire were investigated. Cobalt (Co) is chosen because of the small resistivity (15 μΩ∙cm) and high diffusivity, which allows for the uniform formation of silicide without dislocations even in the narrow cross-section of nanowires. The small dopant type dependency of CoSi2 can contribute to performance improvement regardless of the doping type of silicon. By forming cobalt silicide (CoSi2) layer on silicon nanowires, the thermal conductivity of nanowires with diameters of 200, 350, and 500 nm decrease by an average of 8%, resulting in 25.1, 31.3, and 38.1 W·m-1·K-1, respectively. This suppression of phonon transport is due to the interface effect, which is affected by the size and concentration of the inclusions. In addition, the Seebeck coefficient of hetero-structured nanowires increases to 255 μV/K, which is mainly attributed to the electron filtering effect due to the energy barrier at the CoSi2/Si interfaces. A dimensionless figure-of-merit ZT of the hetero-structured nanowires is improved by 10% on average compared with the conventional nanowires.

최근 기후 변화 문제와 더불어 에너지 위기가 대두되며 전 세계적으로 연비 효율 향상과 에너지 절감 기술에 대한 연구가 활발히 진행되고 있다. 철강 공정, 발전소, 소각로 등에서 사용되지 못하고 버려지는 폐열 에너지는 1차 에너지의 43.5 %에 불과하기 때문에 폐열 회수를 위한 열전 기술에 대한 관심이 증대되고 있다. 열전 시스템의 성능은 열전 재료의 무차원 열전 성능지수 ZT에 의해 결정되며, ZT는 제백 계수 (S), 전기전도도 (σ) 그리고 열전도도 (κ)로 구성된다. 따라서, 열전 효율을 향상시키기 위해 재료의 전기적 특성의 향상과 더불어 열전도도의 감소는 필수적이다. 열전 파라미터들끼리 서로 의존적인 특성을 갖기 때문에 독립적으로 제어하기란 쉽지 않다. 하지만, 나노 구조는 전기적 특성의 손실 없이 미세 열 전달을 제어할 수 있기 때문에 열전 분야에 활용가치가 매우 높다. 본 학위 논문에서는 Top-down 방식의 실리콘 CMOS 반도체 공정을 통해 나노 구조를 형성하고, 다양한 공정 기법을 활용하여 나노 구조의 기하학 특성과 화학적 조성의 변화를 유도함으로써 열 전달 (포논 전송) 특성에 미치는 영향을 조사하고, 소자에 적용 및 성능을 검증하는 연구를 수행하였다. 벌크 실리콘은 CMOS 공정을 비롯한 다양한 공정 기술들을 이용하여 나노 구조를 형성하는데 유리하며, 친환경, 저가 재료로 대량생산에 최적화되어 있다. 이러한 장점에도 불구하고, 실리콘의 높은 열전도도로 인해 열전 효율이 낮아 열전 재료로서 활용하기에 부적합하다. 실리콘 나노선 구조에서 전기전도도와 제백 계수는 벌크의 값은 유지한 채, 열전도도는 크게 감소되어 ZT가 대폭 향상됨이 보고됨에 따라 많은 주목을 받고 있다. 현재 가장 높은 ZT를 보이는 나노선은 산화제와 환원제가 섞인 용액을 기반한 습식 식각 공정을 통해 형성된다. Metal-assisted-chemical-etching (MACE) 또는 Electroless-etching (EE)로 불리우는 이 공정 기법은 나노선의 표면을 거칠게 형성할 뿐만 아니라 100 nm 이하로 직경을 매우 작게 형성할 수 있고, 종횡비 (aspect ratio)가 높아 나노선 양단의 큰 온도 차이를 확보할 수 있다. 하지만, N형과 P형의 열전 레그로 구성된 온전한 형태의 열전 소자 제작에 한계점을 보이며, 공정 조건에 따라 다수의 기공이 형성되어 전기적 특성의 저하를 야기할 수 있다. 더불어, 나노선의 미세 구조 제어와 조성을 변화시키기 상대적으로 어렵기 때문에 포논 전송 특성을 분석하는데 어려움이 있다. 본 연구에서는 실리콘 나노선의 열전 성능 향상을 위하여 나노선의 직경, 표면 거칠기, 도핑 타입과 농도를 비롯하여, 스캘럽 표면 변조와 실리사이드 형성에 따른 포논 전송 특성을 조사하였다. 또한, 분석 결과를 기반으로 열전 소자를 제작하여, 기 발표된 실리콘 기반 소자들과 성능을 비교함으로써 제작 소자의 우수한 성능을 검증하는 연구를 수행하였다. 실리콘 나노선의 직경 크기와 표면 상태 등 기하학 특성과 도핑 타입과 농도에 따른 열전도도 특성 변화에 대해 조사하였다. 200, 350 nm 직경의 수직 나노선을 형성하였고, 차등 3ω 방법을 이용하여 열전도도를 측정하였다. 평균 표면 거칠기는 2.28, 4.29, 6.88 nm 등 3종류로 제어되었다. 인 (Phosphorus)과 붕소 (Boron)를 주입한 고농도 도핑된 나노선을 추가로 제작하였다. 나노선의 구조와 표면은 주사전자현미경 (SEM)과 투과전자현미경 (TEM)을 통해 각각 관측되었고, 3차원 원자탐침분석 (3-Dimension Atom Probe Tomography)을 통해 ~2 x 1019 cm-3 수준으로 도핑된 것이 확인되었다. 열전도도는 직경이 감소할수록, 표면이 거칠어질수록 감소하는 경향이 관측되었으며, 이는 포논 경계 산란의 결과로 장~중간 파장의 MFP가 크게 산란된 결과이다. 6.88 nm의 표면 거칠기는 경계 산란의 한계인 Casimir limit에 도달함과 동시에 전기전도도와 제백 계수에는 크게 영향을 미치지 않는 결과가 확인되었다. 붕소와 인이 고농도로 도핑된 나노선의 열전도도는 각각 10.1과 14.8 Wm-1K-1로 벌크 실리콘의 1/10 수준으로 감소되었는데, 높은 에너지를 갖는 단파장 포논이 억제되었기 때문인 것으로 분석되었다. 상기 결과를 기반으로 동일 공정을 적용하여 제작한 소자는 실험 셋업상 온도 차이 180 ℃ (소자 양단 온도 차이 ~3.9 ℃)에서 216.8 mVcm-2의 전압을 생성하였다. 다음으로 나노선 표면에 스캘럽 변조를 주었고, 표면에서의 후방 산란을 분석하였다. 스캘럽 표면 변조는 Deep-reactive-ion-etching (DRIE) 공정 기술을 통해 구현하였다. 200, 350 nm 직경의 나노선을 제작하였고, 표면의 스캘럽 간격은 55, 110 nm로 제어하였다. 200 nm 직경과 55 nm 스캘럽 간격을 갖는 나노선의 경우, 130 nm 직경의 MACE 나노선 대비 34% 낮은 15.13 Wm-1K-1의 열전도도를 보였다. 이는 Casmir limit 대비 60% 감소한 값이다. 이 때의 Specular parameter p는 -0.55로 Casimir limit을 넘어섰기에 기존 경계 산란 기반의 포논 전송 특성 분석하는데 무리가 있다. 이에 따라, Moore 모델을 기반으로 radiation analogy를 수행함으로써 스캘럽 표면에서의 후방산란 (backscatteirng) 가설을 입증하였다. 표면의 경사각이 커질수록 (스캘럽 간격이 줄어들수록) 산란 비율은 음의 방향으로 증가하는데, 이는 후방 산란에 의해 포논이 반대 방향으로 강하게 반사됨을 의미한다. 200 nm 직경의 스캘럽 나노선의 단일 표면에서 -0.59의 산란 비를 보였고, 스캘럽 표면이 반복되는 나노선에서 다중 산란이 열전도도를 크게 감소시킬 수 있음을 확인하였다. 마지막으로, 코발트 실리사이드 (CoSi2)와 실리콘의 경계가 선택적인 포논과 전자의 전송을 가능케 함으로써 ZT를 향상시킬 수 있음을 보고하였다. CoSi2는 저항률 (~15 Ωcm)이 낮고, 선폭 감소에 따른 저항의 변화량이 작다. 또한, N형과 P형 실리콘과의 에너지 장벽 높이가 각각 0.64, 0.4 eV로 차이가 적어 소자의 성능을 균일하게 향상시키는 측면에서 유리할 수 있다. 200, 350, 500 nm 직경의 나노선을 형성하였고, ~1020 cm-3 수준으로 인을 고농도로 주입하였다. CoSi2는 self-aligned-silicide-process (salicide)을 통해 나노선 양단에 형성하였고, TEM과 에너지 분산 형 X- 선 분석 (EDS)을 통해 확인하였다. CoSi2는 나노선의 직경에 상관없이 평균 8% 열전도도를 감소시켰고, 특히, 350 nm 직경의 나노선에서는 35.1에서 31.3 Wm-1K-1으로 10% 감소시켰다. CoSi2와 실리콘 사이 계면은 포논 산란의 주요인으로, 산란에 의해 중간~단파장의 포논 MFP를 억제시키는 결과를 보였다. 또한, CoSi2는 전기 전도도에 미치는 영향이 크지 않았지만, 200 nm 직경의 나노선에서 제백 계수를 256 μVK-1으로 향상시켰다. CoSi2와 고농도 도핑된 Si 사이 오믹 컨택을 형성했음에도 불구하고, 여전히 존재하는 에너지 장벽이 낮은 에너지의 전자를 필터링하기 때문으로 분석된다. 결과적으로, Si과 CoSi2 계면에서의 독특한 포논 및 전하 캐리어의 전송 특성은 ZT를 향상시키는데 기여함을 확인하였다.