ClassRBM Hardware for On-Device Semi-Supervised Learning with Spin-based Memristor Device

Abstract

In this dissertation, we propose a novel classification restricted Boltzmann machine (ClassRBM) hardware accelerator with on-device semi-supervised learning and Bayesian inference capability. ClassRBM is a specific type of generative Markov network, that can perform classification tasks and reconstruct its input data. ClassRBM has some advantages in terms of hardware implementation compared to other neural networks that use back-propagation algorithms. However, due to the nature of the generative model, ClassRBM has lower learning and inference accuracy than those networks. We introduced a multi-Neuron-Per-Class (multi-NPC) architecture and voting scheme to improve the on-device inference accuracy of conventional ClassRBM. In addition, we reveal that the conventional Contrastive Divergence (CD) learning algorithm, which mainly used for RBM training, reduces the inference accuracy even more in this multi-NPC ClassRBM, and as an alternative, we propose an Asymmetric Contrastive Divergence (ACD) learning algorithm optimized for this multi-NPC ClassRBM structure.

We also present a methodology to implement ClassRBM hardware more area/power efficient using spin-based probabilistic neuron devices. The basic building blocks of ClassRBM hardware are probabilistic neurons and synaptic weight memories. In consideration of more area/power efficient implementation for embedded systems, there is a trend to implement existing SRAM synaptic weight memories and CMOS probabilistic neurons using memristor devices. In particular, several recent papers proposed the implementation of artificial probabilistic neurons using spin-based devices. However, not much discussion has been made on the quantitative relationship between stochastic switching characteristics and the activation function of an artificial neuron. In this dissertation, we use our existing ClassRBM hardware platform (GeCo) to explore the quantitative relationship and to simulate the decreasing area/power when using spin-based devices.

실제 사람의 뇌에서 뉴런과 시냅스의 활동은 확률적으로 일어나지만, 그 원인과 역할에 대해서는 아직도 명확히 밝혀지지 않았다. 확률적 활동의 역할 중 하나로, 학습 및 추론과 의사결정 시스템에서의 교착상태를 이러한 확률적 활동을 통해 해결할 수 있다는 것이 제시되고 많은 연구자들의 공감을 얻고 있다. 따라서, 실제 사람의 뇌를 본딴 뉴로모픽 혹은 뉴럴 네트워크 하드웨어의 구현에 있어서, 이러한 확률적 특성을 이용하는 네트워크 또한 많은 연구자들에게 주목을 받고 있다.

그러한 확률적 특성을 이용하는 네트워크들 중에는 사람의 뇌가 실제로 수행하는 반지도학습(semi-supervised learning)을 할 수 있는 Markov 네트워크 등이 있으며, 본 논문에서는 그 중에서도 Markov 네트워크의 일종인 ClassRBM 네트워크를 하드웨어 가속기로 구현해보고자 하였다. ClassRBM 네트워크는 기존의 비지도학습(unsupervised learning)을 수행하던 RBM 네트워크가 지도학습(supervised learning)이 가능하게끔 변형시킨 네트워크로서, RBM의 generative 특성과 더불어 classification 특성또한 지니고 있는 네트워크이다.

우리가 만드는 뉴럴 네트워크 가속기의 주요 사용 목표인 임베디드 시스템 환경하에서, 실시간으로 수집되는 데이터들은 보통 분류되어있지 않은(unlabeled) 데이터들이다. 따라서, 이러한 임베디드 시스템 환경에서 실시간으로 수집되는 데이터에 적절히 적응하고 대응하기 위해서는, 기존에 학습된 네트워크를 실시간 수집 데이터에 맞추어 개선할 수 있는 반지도학습 능력이 필요하다고 할 수 있다.

우리는 ClassRBM 하드웨어 가속기를 통해 이러한 임베디드 환경에서 반지도학습을 가능케 하고자 하였다. 하지만, generative 모델의 특성상 ClassRBM은 기존의 다른 back-propagation 기반의 네트워크들에 비해 학습 및 추론 정확도가 떨어진다는 단점이 있었다. 이러한 낮은 정확도를 높이기 위해서, 우리는 multi-NPC ClassRBM 구조와 voting 기법을 도입하여 학습 및 추론 정확도를 높이고자 하였다. 하지만 기존의 RBM 학습에 주로 사용되던 CD 학습 알고리즘은 multi-NPC ClassRBM에서 오히려 정확도를 떨어뜨리는 결과를 보여주었고, 그에 대한 개선으로 우리는 multi-NPC ClassRBM 구조에 최적화된 ACD 학습 알고리즘을 제안하였다. 또한, 그 외에도 하드웨어 구현 측면에서 FPGA 리소스를 최소화하면서 추론 정확도를 높일 수 있는 학습 기법과 동작 모드들에 대한 탐색을 수행하였다.

임베디드 환경은 주 전원과 독립적인 환경에서 동작하며 데이터를 연산하고 전송해야할 경우가 많기 때문에, 전력 사용이 제한되어있다고 할 수 있다. 따라서, 이러한 환경에서 동작하는 하드웨어 가속기는 단지 속도만 빠른것 외에도 고집적/저전력 구현 또한 필수적이라고 할 수 있다. 기존의 CMOS 기반 하드웨어들을 이용해서는 고집적/저전력 구현에 한계가 있기 때문에, 우리는 차세대 멤리스터 소자들을 이용하는 방법을 탐색하고자 하였고, 그 중에서도 스핀 기반 소자인 MTJ를 이용하는 STT-MRAM을 이용하고자 하였다.

MRAM은 기존의 주류 메모리들에 비해 빠른 읽기/쓰기 속도와 높은 내구성을 가졌고, 비휘발성을 가지고 있어서 고집적/저전력 구현이 가능하다는 장점이 있다. MRAM의 정보 저장의 핵심이 되는 소자인 MTJ는 단일 비트를 저장할 수 있는 기억소자이다. MTJ의 몇 가지 특성 중 하나로, 입력한 전류값이 특정값 이하일 때 확률적 스위칭을 하는 특성이 있다. 이 논문에서, 우리는 MTJ의 이러한 확률적 특성을 이용하면, 앞서 언급한 확률적 특성을 이용하는 ClassRBM과 같은 네트워크의 뉴런으로서 활용할 수 있음을 보이고, 이를 통해 기존의 하드웨어 가속기를 보다 고집적/저전력으로 구현할 수 있음을 보이고자 하였다.

우리가 제안한 ClassRBM 하드웨어 가속기(GeCo)는 SRAM 시냅스 메모리와 CMOS 기반 확률적 뉴런들, 그 외의 학습과 추론을 위한 부가 회로들을 갖고 있다. 그 중 가장 큰 면적과 파워 소모를 갖는 SRAM 시냅스 메모리는, 차세대 멤리스터 소자로 이루어진 MCA를 통해서 더욱 고집적/저전력으로 구현이 가능하다. 하지만 그 이후의 MCA 시냅스-CMOS 기반 확률적 뉴런 구조에서는 뉴런 모듈의 면적 및 전력 소모가 가장 큰 비중을 차지하게 되므로, 뉴런 모듈의 개선이 필요하다고 볼 수 있다.

앞서 언급한 MTJ를 활용하면, 기존의 확률적 발현 연산을 수행하던 CMOS 기반 RBM 뉴런 모듈에서 활성 모듈(activation module), 난수 생성기(PRNG), 그리고 비교기(comparator)의 역할을 하나의 소자가 대체할 수 있다. 따라서, 기존의 CMOS 기반 회로들에 비해 훨씬 적은 면적과 전력 소모를 갖는 뉴런 모듈을 구현할 수 있다. 우리는 이러한 스핀 기반 뉴런모듈을 도입했을 때 기존의 GeCo 하드웨어의 학습 및 추론 정확도의 하락을 최소화할 수 있는 사용 조건들을 탐색하고, 그러한 상황에서의 면적 및 전력 소모의 감소를 측정하였다.

본 학위논문에서는, 이러한 작업들을 통해 임베디드 환경에서 보다 고집적으로 구현되며 저전력을 소모할 수 있는 높은 학습 및 추론 정확도를 갖는 반지도학습이 가능한 하드웨어를 구현하고자 하였다. 이를 통해, 기존 IoT 시스템 혹은 여러 임베디드 환경에 보다 높은 추론 정확도와 낮은 전력소모도를 갖는 하드웨어들이 탑재될 수 있기를 기대한다.