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Low-Power Small-Area Inverter-Based DSM for MEMS Microphone

Title
Low-Power Small-Area Inverter-Based DSM for MEMS Microphone
Authors
조성은
Date Issued
2020
Publisher
포항공과대학교
Abstract
본 박사학위 논문은 MEMS 마이크로폰과 직접 연결하여 최적화된 성능을 갖도록 하는, 작은 면적의 저전력 델타-시그마 변조기를 제안하고 있다. 본 논문에서는 사용되는 자원을 최적화 하기 위해 MEMS 마이크로폰의 최대 선형 입력범위를 110dB SPL로 제한하여 델타-시그마 변조기에 요구되는 공급전압과 신호대잡음비(SNR)을 감소시킴으로써 MEMS 마이크로폰 성능의 손실없이 아날로그-디지털 변환을 성공적으로 수행하였다. 본 박사학위 논문에서는 델타-시그마 변조기를 구현하기 위해 핵심 구성회로에 해당하는 인버터를 기반으로 한 스위치드-커패시터 적분기를 발전시켰다. 첫 번째로, 작은 면적을 위하여 기존의 인버터를 기반으로 한 스위치드-커패시터 적분기에서 큰 면적을 갖는 CAZ(Auto-zero capacitor)를 매우 작은 면적의 단일 이득 버퍼(Unity-gain buffer)로 대체하였다. 기존의 적분기에서는 CAZ는 인버터의 오프셋-전압을 보상하기 위해서 사용되는데 반해, 본 논문에 사용된 단일 이득 버퍼는 인버터의 오프셋-전압뿐만 아니라 전압이득오차(gain-error)도 동시에 보상하는 장점을 가진다. 단일 이득 버퍼로 인해 상기 기존의 스위치드-커패시터 적분기에 비해 32.4%의 면적이 감소하였으며 전압이득오차는 약1/107배로 감소했다. 두 번째 방법으로, 소비전력을 줄이기 위해 적분기의 슬루-레이트(slew-rate)를 향상시키는 부스트 스위치와 부스트 인버터를 추가하였다. 부스트 스위치와 인버터의 효과로, 추가하기 전 소비전력에 비해 각각 31.4%, 44.5%의 소비전력이 감소하였으며, 총 소비전력은 상기 기존의 스위치드-커패시터 적분기에 비해 35.8% 감소하였다. 본 논문의 효과를 실험으로 검증하기 위해 제안된 인버터를 기반으로 한 스위치드-커패시터 적분기를 3차 델타-시그마 변조기에 적용하여 65nm CMOS공정의 칩으로 제작하였다. 제작된 3차 델타-시그마 변조기는 측정결과로부터 87.2dB의 신호대잡음비와 122uW의 소비전력과 89.3fJ/step의 훌륭한 성능지수(Figure of Merit)를 얻을 수 있었다. 본 박사학위 논문의 결과로, 제안된 델타-시그마 변조기는 MEMS 마이크로폰과 연결 되었을 때 손실을 줄이기 위해 요구되는 89dBA의 신호대잡음비를 충실하게 만족하는 것을 검증되었다.
A delta-sigma modulator (DSM) is proposed for the direct connection to micro-electro-mechanical systems (MEMS) microphone. To reduce power, both the DAC reference voltage (VREF) and the DSM supply voltage (VDD) are reduced to 700mV by limiting the maximum linear acoustic input range to 110dB SPL (sound pressure level). For the low VDD operation, the switched capacitor (SC) integrators of DSM employ CMOS inverters as amplifiers. A unity-gain buffer compensates the pole error of the SC integrator; it reduces chip area by replacing the auto-zero capacitor of conventional inverter-based SC integrator. Compared to the conventional integrator, the integrator of this work reduces the pole-error from 0.3% to 0.06%, reduces the chip area and the power by 32.4% and 24.8%, respectively. The 3rd order DSM in a 65nm CMOS process was measured to have Walden-figure of merit (FoMw) 89.3fJ/step, dynamic range (DR) 90.1dB, signal-to-noise ratio (SNR) 87.2dB, signal-to-noise and distortion ratio (SNDR) 86.4dB, and power 122uW at10MHz clock frequency (Fs).
URI
http://postech.dcollection.net/common/orgView/200000292571
https://oasis.postech.ac.kr/handle/2014.oak/111914
Article Type
Thesis
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