클록 내장형 신호 송수신을 위한 특정 패턴 기반의 클록 주입 고정형태의 클록-데이터 복원회로 및 고속 송수신기용 인버터 기반 고선형 위상보간기

Abstract

이 논문은 클럭 내장형 시그널링을 위한 클럭 및 데이터 복구 (CDR) 아키텍처를 제안한다. 기존의 DLL 기반 접근 방식의 데이터 종속 지터의 영향을 억제하기 위해 PLL 기반 CDR에서 패턴 종속 클럭 주입 형태의 방식을 제안한다. 이 구조는 PLL 및 DLL의 이점인 입력 지터 필터링 및 누적 된 VCO 지터 제거 기능를 각각 달성한다. 랜덤 데이터 스트림에서 클럭 인젝션을 하기 위한 최적의 타이밍을 찾는 설계 전략을 개발하기 위한 지터 분석도 이 논문에서 제공된다. 28nm 저전력 CMOS 공정으로 구현 된 CDR은 13.7dB 감쇄 채널로 16.25mW를 소비하는 12.5Gb/s의 데이터 속도를 달성하고 분석의 유효성을 검증한다. 이 논문은 또한 고속 송수신기를 위한 인버터 기반의 선형 위상 보간기 (PI)를 제공한다. 제안 된 7 비트 인버터 기반 PI는 GHz 동작을 위해 두 개의 기준 입력 클록 간의 시간 차이를 좁혀 인버터 기반 보간 기에서 발생하는 선형성 문제를 개선한다. 28nm 저전력 CMOS 공정으로 제조 된 PI는 18Gb/s NRZ 송수신기 동작을 위한 나이퀴스트 주파수인 9GHz에서 +1.16/-1.46 LSB의 INL과 +0.34/-0.22 LSB의 DNL을 달성한다.

This thesis suggests a clock-and-data recovery (CDR) architecture for clock-embedded signaling. To suppress the effect of data-dependent jitter of the conventional DLL-based approach, we propose a pattern-dependent injection-locking scheme in a PLL-based CDR. It achieves both benefits of PLL and DLL, the input jitter filtering and the clearance of accumulated VCO jitter, respectively. A jitter analysis is also presented to develop a design strategy for the optimal extraction of injection timing from random data stream. The CDR, implemented in a 28 nm Low-Power (LP) CMOS, achieves a data rate of 12.5 Gb/s consuming 16.25 mW with a 13.7 dB-loss channel and verifies the validity of the analysis. The thesis also presents an inverter-based linear phase interpolator (PI) for high-speed transceivers. The proposed 7-bit inverter-based PI improves a linearity problem which happens in inverter-based interpolators by narrowing time difference between two reference input clocks for GHz operation. The PI, manufactured in 28 nm LP CMOS, achieves INL of +1.16/-1.46 LSB and DNL of +0.34/-0.22 LSB at 9 GHz for 18 Gb/s NRZ transceiver operation.