Parallel Architecture for Graph Cuts with SystemVerilog

Abstract

우리는 이번 졸업 논문을 통해, 병렬구조의 max-flow/min-cut과 graph-cuts의 알고리즘을 제시하였다. 최근 network flow를 이용한 영상알고리즘들은 다양한 영상 응용프로그램에서 아주 뛰어난 성능을 나타내고 있다. 하지만 network flow를 사용하는 직렬방식으로 인해 아주 높은 계산량과 복잡도를 요구하여, 하드웨어로 설계하는데 어려움을 갖고 있다. 우리는 이러한 문제를 해결하기 위해, SystemVerilog로 구현한 vision simulator를 이용하여, FPGA에서 동작이 가능한 병렬구조의 max-flow/min-cut과 graph-cuts 알고리즘을 제시하였다. 그리고 추가적으로 영상을 하드웨어로 설계하기에 편리한 환경을 제공하는 vision simulator에 대해서도 소개하였다. 실험 결과에서는 기존의 직렬방식의 알고리즘과, 우리가 제시하는 병렬방식의 알고리즘을 결과를 비교하였으며, 비교 결과를 통해 우리는 성공적으로 알고리즘을 설계함을 나타내었다. 우리가 제시한 병렬구조의 알고리즘은 기존의 직렬 알고리즘에서 불가능한 network flow 기반의 기술들의 실시간 처리를 가능할 수 있도록 가능성을 여는 중요한 실험이 되었다.

In this thesis, we proposed parallel architecture for max-flow/min-cut and graph-cuts algorithm to solve labeling vision problems. in early vision application using network flow, it show the good performance in these vision problems, However quit huge computation quantities are required by serial process. This problem lead to increase difficulty design as hardware circuit. To solve this problem, we developed parallel architecture of min-cut process and graph-cuts that can be operated in FPGA using our vision simulator based on SystemVerilog. And additionally, we introduced vision simulator that provide convenient environment to design vision hardware circuit. In the experimental results, we compared original algorithm results and our algorithm results. From this results, we successfully complete our goal for parallel algorithm and open the possible real-time process vision machine like image segmentation or stereo matching.