A Study on Linear Wideband Differential Low-Noise-Amplifier and Highly Linear Digital Quadrature RF Trasmitter

Abstract

As volume of communication data increases, new complex communication standards have been adopted continuously. These standards have various frequency bands and modulation methods with different communication distance, data rate, and power consumption specifications. Thus, the interest in the software defined radio (SDR) / cognitive radio (CR) transceivers to support these multi-mode, multi-band (MMMB) standards is increasing. This thesis describes the analysis and implementation of a wideband differential low-noise-amplifier and a digital RF quadrature transmitter, which are suitable for the MMMB transceiver. In MMMB RF transceiver system, the receiver should be able to handle wide bandwidth and a wideband low-noise-amplifier (LNA) is one of the key circuit building blocks of the receiver. The LNA should meet rigorous requirements such as wide bandwidth, wide input matching, sufficient gain, low noise figure (NF), and high linearity. Especially, the 2nd and 3rd harmonic distortion terms seriously degrade sensitivity in the wideband receiver front-end. The proposed wideband 2-stage differential LNA utilizes the IM3 and noise cancellation mechanism. The 1st stage adopts a gm-boosted cross-coupled push-pull amplifier to achieve an input matching and reduce the NF. The 2nd stage simultaneously cancels the IM3 and thermal noise of the transistors in the 1st stage. The LNA has a gain of 16 ~ 18 dB in a wide bandwidth of 0.1 ~ 2.5 GHz, while consuming 13 mW from a 1.2V power supply. The NF is 1.7 ~ 2.7 dB and IIP3/IIP2 are -3 ~ 0 / 18 ~ 21.5 dBm, respectively. The LNA is fabricated in 65-nm digital CMOS technology and the chip area is 0.008 mm2. On the other hand, a digital intensive RF transceiver has many advantages for the flexibility. The switching operation of digital circuit using an ultra-small gate device is very efficient, providing a low-power-consumption, while the analog transmitter has CMOS scaling limit. Contrary to the analog transceivers, the digital transceivers follow the Moore’s law, and can have better performance and smaller silicon size as the CMOS process scales down. Due to the digital circuit’s nature, it has a good controllability, which makes it suitable for SDR/CR applications. Also, various digital signal processing algorithms can be adopted to improve the performance. Because the power consumption of the digital logic is very low, when compared to the RF power consumption, complicated logic circuits can be implemented without degrading the efficiency, especially when a scaled down CMOS process is employed. It is also easier to integrate the transceiver as a system-on-a-chip (SOC) with non RF circuits such as modem and application processor, which are full digital circuits. The proposed digital RF transmitter adopts several novel techniques to improve the efficiency of the digital quadrature transmitter: IQ cell sharing, dual VDD, deactivation of opposite cells, and quadrant rotation. By adopting these new techniques, the ideal efficiency of the PA in the transmitter is increased by about 1.62-times, from 46.3% to 75.1%, which is calculated by MATLAB simulation, and the number of digital PA cells is reduced by about 1/8, improving the total efficiency of the transmitter. The proposed techniques are implemented and verified in an 8-bit digital transmitter at 1.65 GHz. The peak output power is 9.58 dBm, and the drain efficiency (DE) and power-added-efficiency (PAE) with the peak output are 77.1% and 42.8%, respectively. When transmitting 16 QAM LTE signal with 7-dB peak-to-average ratio (PAPR) and 5-MHz bandwidth, the transmitter delivers 3.15 dBm with DE and PAE of 52.8% and 13.6%, respectively. The adjacent channel leakage ratio (ACLR) is 36.7 dBc.

무선통신 데이터의 규모가 커지면서, 새롭고 복잡한 통신 규격이 계속해서 등장하고 있다. 이러한 규격들은 다양한 주파수 범위, 변조 방식, 통신 거리, 데이터 전송속도, 전력 소모 사양을 가지고 있다. 따라서, 이러한 다양한 규격을 만족시킬 수 있는 MMMB SDR/CR 송수신기에 대한 관심이 커지는 추세이다. 이 논문은 이러한 송수신기에 적용하기에 적합한 광대역 저잡음 차동증폭기와 디지털 직교방식 초고주파 송신기의 분석과 구현에 대해 다룬다. MMMB 초고주파 시스템에서 수신기는 넓은 주파수 대역의 신호를 처리할 수 있어야 하고, 광대역 저잡음 증폭기는 이러한 수신기의 핵심이 되는 부분 중 하나이다. 이 저잡음 증폭기는 넓은 동작 주파수와 임피던스 정합, 충분히 높은 전력 이득, 낮은 잡음 지수, 높은 선형성 등의 엄격한 요구사항을 충족시켜야 한다. 특히 2차와 3차 혼변조 왜곡은 광대역 수신기의 민감성을 크게 저하시키기 때문에 반드시 저잡음 증폭기는 높은 선형성을 가져야 한다. 이 논문에서 제안하는 광대역 저잡음 2단 차동증폭기는 3차 혼변조와 잡음을 제거하는 메커니즘을 활용하였다. 첫 번째 단에서는 gm을 증폭시켜 잡음 지수를 낮춤과 동시에 입력 임피던스 정합을 맞추고, 두 번째 단에서는 첫 번째 단에서 발생한 잡음과 3차 혼변조 성분을 제거한다. 이 저잡음 증폭기는 16 ~ 18 dB의 전력이득, 0.1 ~ 2.5 GHz의 넓은 동작 주파수를 가지며 1.2V의 전원에서 13 mW를 소모한다. 잡음 지수는 1.7 ~ 2.7 dB, IIP3와 IIP2는 각각 -3 ~ 0, 18 ~ 21.5 dBm이다. 이 저잡음 증폭기는 65nm CMOS 공정에서 제작되었고, 칩 면적은 0.008 mm2 이다. 한편, 디지털 초고주파 송수신기는 유연성에 있어 많은 장점이 있다. 디지털 회로의 특성에 따라 뛰어난 조종 가능성을 가지며, SDR/CR에 적합하며, 다양한 디지털 신호 처리 알고리즘이 활용되어 성능을 향상시킬 수 있다. 디지털 논리 회로의 전력 소모량은 RF 전력 소모량에 비해 매우 낮기 때문에 복잡한 논리 회로들도 전력 효율의 저하 없이 쉽게 적용시킬 수 있다. 또한 모뎀, AP와 함께 집적하여 SOC화 하기에도 용이하다.\\ 이 논문에서 제안하는 디지털 초고주파 송신기는 IQS, dual VDD, DOC, 사분면 회전이라는 독창적인 아이디어를 활용해 효율을 향상시켰다. 이러한 기술들을 활용하여, MATLAB을 통해 계산된 전력증폭기의 이상적 효율을 46.3% 에서 75.1%로 1.62배 향상시켰고, 디지털 전력 증폭기 셀의 수를 1/8로 줄임으로써 송신기 전체의 전력 효율을 향상시켰다. 제안된 기술들은 1.65 GHz에서 동작하는 8 비트 디지털 송신기에 적용되었다. 최대 출력 전력은 9.58 dBm 이고 그 때의 PA 효율과 송신기 효율은 각각 77.1%, 42.8%이다. 7 dB의 PAPR과 5 MHz의 주파수 범위를 갖는 16 QAM LTE 신호를 출력할 때는 3.15 dBm을 출력하였고, 그 때의 PA 효율과 송신기 효율은 각각 52.8%, 13.6% 였다. ACLR은 36.7 dBc가 나왔다.